3.6.3.1 La CPU Pandabear

La CPU diseñada presenta una arquitectura muy sencilla, con la intención de ir adaptándola a las necesidades que puedan surgir a lo largo del desarrollo del problema planteado, el control del robot ápodo. Las carácterísticas más relevante son:

• Arquitectura de 16 bits.
• Arquitectura Harvard, con memorias separadas para datos y programa.
• Arquitectura LOAD-STORE. Los accesos a la memoria de datos se harán sólo con estas instrucciones.
• Cuatro registros internos de propósito general.
• Cuatro registros internos de propósito general / indexación.
• Direccionamiento indexado.
• Un bit de flag para saltos condicionales.
• 8 instrucciones básicas (ver tabla ).

Table: Set de instrucciones de la CPU

Instrucción	Función LOAD
LOAD	Rd:=Md[Ri+offset]
STORE	MD[Ri+Offset]:=Rs1
MOVE	Rd:=Rs
ADD	Rd:=Rs1+Rs2
SUB	Rd:=Rs1-Rs2
CMP	If Rs1=Rs2 flag:=1 else flag:=0
BF,BNF	if (flag xor c)=1 then PC:=PC+offset
JMP	PC:=PC+offset

Para cumplir con el set de instrucciones, se ha diseñado una arquitectura basada en una máquina Mealy de tres estados: captura, decodificación/ejecución y almacenamiento. Las salidas de la máquina son las señales de control que se envían a los distintos elementos que la acompañan. Un diagrama de está arquitectura se muestra en la figura . Además, se ha añadido un interface de comunicación con dos memorias de 16 bits de datos y 8 bits de dirección, síncronas. La memoria de programa es una ROM, mientras que la de datos es SRAM, y ambas están implementadas dentro del dispositivo.

Figure: Diagrama de bloques de la CPU (alternativa II). La interface con el exterior se realiza a través de dos buses de datos y dos buses de direcciones (arquitectura Hardvard). Además se han añadido señales de control para el manejo de memorias externas.