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-- inversor.vhdl  (c) Juan Gonzalez. Dic   2002   --
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-- Ejemplos para aprender VHDL                     -
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-- Creacion de una entidad que es un inversor      -
-- Licencia GPL                                    -
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library ieee;
use ieee.std_logic_1164.all;

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-- Se define una entidad que es un inversor
-- i: Entrada
-- o: Salida
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entity inversor is
  port (i : in std_logic; o: out std_logic);
end inversor;

architecture ttl of inversor is
begin
  o <= not i;
end ttl;